高通 HBC 完成硬件验证:133 TB/s 内存带宽,AI250 明年上半年出样

高通的第一代高带宽计算 (HBC) 技术,终于从方案图走向了可运行的硬件。高通近日宣布, 该技术已在美国圣迭戈实验室完成硬件验证, 完整读写能力与近存计算能力均通过测试。

📌 阶段性节点: 从验证走向出样

对高通来说,这次验证的意义不只是一次实验室跑通。按照其规划, 搭载第一代 HBC 的 AI250 加速器将在 2027 年上半年出样。这意味着此前停留在架构设计与早期样品层面的 LPDDR 近存计算方案, 正式进入产品化倒计时。

• 早期样品阶段: 采用两层 DRAM 堆叠, 完成读写能力与近存计算的验证;
• 2027 年上半年:AI250 出样, 正式产品预计切换到四层堆叠;
• 更远一步:AI300 搭载第二代 HBC, 带宽目标再上一个量级。

🔍 把计算单元放到内存堆叠下方

HBC 与 HBM 的分歧, 首先在介质选择上。HBM 走的是堆叠 DRAM 芯片的路线, 而 HBC 直接把多层 LPDDR 内存垂直叠起来, 用硅通孔(TSV) 实现芯片间互连, 并在堆叠结构底部集成一颗计算芯片, 专门负责近存计算。

这样做的直接收益是距离变短。传统架构里, 内存与处理单元之间的数据要走上数厘米;HBC 把这个距离压缩到数微米。数据搬得近, 搬运成本自然下降, 再叠加 LPDDR 本身相对较低的功耗, 高通希望以此改善 AI 推理场景中最受制约的能效问题。

💡 133 TB/s, 以及尚未达标的 6 倍

但目标与实测之间仍有落差。高通原本希望每瓦带宽达到传统 HBM 方案的 6 倍, 此次验证使用的两层堆叠样品, 实测每瓦带宽超过 HBM4 的 5 倍, 还未摸到 6 倍线。官方给出的解释是正式产品将采用四层堆叠设计, 这也意味着能效表现理论上还有继续上探的空间。

📊 几个值得关注的看点

• 能效能否补齐:样品跑出 5 倍于 HBM4, 目标是 6 倍, 四层堆叠能否补上这一档, 直接关系到产品化的成色。
• LPDDR 的定位变化:若推理场景真能用 LPDDR 替代 HBM, 内存供应链的既有格局可能出现松动。
• 向端侧延伸:高通此前已释放信号, 计划把数据中心芯片的堆叠架构引入手机 SoC, 端侧 AI 的本地运行效率或被重新定义。

🚀 行业观察

AI 推理的瓶颈早已不只是算力,更多时候卡在数据搬运上。HBC 的思路, 是用更近的物理距离和更低功耗的介质, 换一条不同于 HBM 的解题路径。如果这条路走通,AI 加速卡的内存方案将不再是单一选择。

不过, 实验室验证与规模商用之间仍隔着量产良率、散热、成本与软件生态几道坎。HBC 目前展示的是一个方向清晰的推理算力方案, 但要真正撼动 HBM 在 AI 加速卡中的地位, 还要看 AI250 出样之后的实际表现。至少在路线图上, 高通已经把自己的时间表摆了出来。