IBM 联手西门子推进纳米堆叠架构,3D 晶体管量产再进一步

IBM 与西门子宣布达成一项新的研究合作,目标直指 IBM 今年 6 月发布的纳米堆叠(nanostack) 晶体管架构。一方提供器件创新, 一方提供 EDA、工艺仿真与光刻优化能力, 双方希望把这项三维晶体管技术更快推向可量产的阶段。

📌 合作要解决的问题: 把验证提前到流片之前

按照双方披露的内容,合作的重点是开发纳米堆叠的先进虚拟模型。简单说, 就是在芯片真正投入制造之前, 先在软件里完成性能建模、设计优化, 并提前发现可能卡住产线的工艺难题。

这类工作听起来不如“新架构”抢眼,却决定了一项技术能否走出实验室 。 西门子在 EDA、工艺仿真、光刻优化和先进制造软件上的积累, 正好补上 IBM 从器件到量产之间的短板。

🔍 纳米堆叠改了什么: 从平铺到垂直错位

传统思路是把晶体管平铺在二维平面上,再不断压缩间距。纳米堆叠走的是另一条路: 把晶体管垂直堆叠、错位排列, 在同样的面积里塞进更多器件。

IBM 称这是业界首个已知的三维纳米片设计。它还允许每个堆叠层使用不同的材料组合, 从而单独调节各层晶体管的性能与功耗, 这一点在二维方案中很难实现。

💡 几组值得留意的数字

• 在 7 埃 (0.7 纳米) 节点下, 指甲盖大小的面积内可集成近 1000 亿个晶体管, 密度约为 2021 年 2nm 测试芯片的两倍;
• 与 2nm 节点相比, 同等功耗下性能最高提升 50%, 或同等性能下功耗最高降低 70%;
• 在 VLSI 2026 研讨会上,IBM 报告纳米堆叠在 SRAM 上实现 40% 的微缩改进, 这对 AI 负载所需的高带宽内存意义不小。

📊 离量产还有多远

IBM 此前给出的时间表是: 基于该技术的首批产品,预计需要约五年才能由合作伙伴投入生产。与西门子的合作, 正落在“从实验室到工厂”这段最难走的路上。

“我们不只是把晶体管做得更小,而是在重新发明芯片的构建方式。”——IBM 研究总监 Jay Gambetta

IBM 硅技术研发副总裁 Huiming Bu 将纳米堆叠描述为一个可扩展的晶体管平台, 认为它代表半导体微缩从二维转向三维的新范式; 西门子 EDA IC 组合执行副总裁 Ankur Gupta 则强调, 进入埃米时代, 器件物理、EDA 与制造软件之间必须紧密协同优化。

🚀 行业观察

AI 对算力和能效的胃口还在变大,逻辑微缩的路线选择因此变得更关键。纳米堆叠能否兑现承诺, 短期看虚拟模型和工艺仿真是否有效, 长期则取决于制造良率与生态配套。

可以确定的是,三维堆叠正在成为后 2nm 时代的重要方向, 而 EDA 厂商在其中的角色, 比过去任何时候都更靠前。