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创意电子推出台积电 N2P 工艺制程 HBM4E IP, 支持 16Gbps 速率
创意电子 (GUC) 宣布,其基于台积电 N2P 工艺的 HBM4E 物理层(PHY) 与控制器(Controller)IP 已完成设计定案, 并获得客户 AI ASIC 采用。这颗面向下一代高带宽内存的接口 IP, 由此从设计验证阶段跨入可交付、可导入客户产品的状态, 也把 2nm 级工艺与 HBM4E 的组合推到了量产路径上。
📌 从设计到定案: 一次关键的状态切换
按照创意电子 9 月 22 日公布的信息, 这套 HBM4E IP 采用的是台积电 2nm 家族的 N2P 制程。所谓“设计定案”, 意味着电路设计、时序与验证工作已经收敛到可交付状态, 客户可以在此基础上展开 SoC 集成。
更值得注意的是采用方: 公开信息显示已有客户将其用于 AI ASIC。对高带宽内存接口 IP 而言, 从“完成设计”到“被真实项目采用”往往是最难跨过的一道门槛——前者拼技术指标, 后者还要同时满足功耗、良率与量产节奏。
🔍 核心规格:16Gbps 与 CoWoS 全家族覆盖
速率方面, 该 HBM4E IP 支持 16Gbps 的数据传输速率, 官方称其在功耗与面积上具备业界领先的表现。针对高速互联最容易出问题的两个环节, 这套 IP 专门做了信号完整性与电源完整性优化。
封装适配上, 它覆盖 CoWoS-S、CoWoS-R、CoWoS-L 三种先进封装形态, 客户在 2.5D 集成方案上有较多选择空间, 不必为迁就接口 IP 而反向调整封装路线。
💡 3D 堆叠路径:SoIC-X 与 face-up 版本
除常规版本外,创意电子还提供了面向台积电 SoIC-X 技术的 face-up 版 HBM4E IP。该版本集成 TSV(硅通孔) 结构, 用于垂直传输信号与电源, 从而在复杂的 3D 整合架构中建立完整连接路径。
如果说 CoWoS 版本解决的是计算 die 与内存“并排”的问题, 那么 SoIC-X 版本瞄准的则是“垂直堆叠”。从 2.5D 走向 3D, 正是这一代 AI 芯片继续抬升带宽与能效的重要方向。
📊 行业观察:HBM4E 生态同步提速
创意电子并非孤例。此前公开报道中,SK 海力士已向主要客户供应 12 层 HBM4E 样品, 单引脚速率同样指向 16Gbps; 三星也在推进 HBM4E 样品交付与良率改善。内存原厂、IP 厂商与代工厂三方同时发力, 说明 HBM4E 的产业准备期已进入后半程。
接口 IP 定案、内存样品交付、封装方案就位——这几件事同时出现, 通常意味着下一代 AI 加速平台的选型窗口正在打开。
🚀 值得关注的几个重点
- 工艺:HBM4E 接口 IP 站上台积电 N2P(2nm 级)节点。
- 速率: 支持 16Gbps, 并针对信号与电源完整性做专项优化。
- 封装: 覆盖 CoWoS-S/R/L, 另有面向 SoIC-X 的 face-up 版本。
- 落地: 已完成设计定案, 并被客户 AI ASIC 采用。
从“IP 可用”到“客户敢用”,HBM4E 正在完成最关键的一步。对下游 AI 芯片设计公司而言, 接口 IP 与封装方案的逐步成熟, 让下一代产品的带宽上限有了更明确的预期; 而 2nm 级工艺与 3D 堆叠能否如期兑现, 仍要看后续量产与良率的实际表现。
