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导语: 当 AI 芯片继续推高带宽和能效需求, 先进封装正在从“配角”走向产业竞争核心 。近期围绕 HBM、3D NAND 和晶圆级集成的技术路线中, 混合键合被多家半导体龙头摆上更重要的位置。
📌 问题: 传统互连正在逼近上限
HBM 的价值来自多层 DRAM 堆叠与高带宽互连, 但层数继续增加后 , 传统 TSV 配合微凸点的方案会遇到间距、散热、翘曲和制造复杂度等挑战。对于 16 层乃至更高堆叠产品, 单纯依赖既有封装方式, 已难以持续兼顾性能、功耗和良率。
混合键合的核心变化, 是让铜与铜、氧化物与氧化物直接连接 , 减少对微凸块结构的依赖。它能够把互连间距进一步缩小, 并提升互连密度、电气性能和热效率, 因此被视为下一代高性能封装的重要工具。
🔍 判断:HBM4 可能成为关键导入窗口
近期 SK 海力士披露, 其用于 HBM 的混合键合技术良率较两年前已有明显提升 ,12 层堆叠产品验证已完成, 目前重点转向大规模生产能力提升。业内预计, 这项技术有望从 HBM4 阶段开始引入, 并随着 16 层 HBM 商业化逐步落地。
三星同样在推进相关路线。 其公开规划显示 ,16 层堆叠 HBM 被认为需要混合键合支持, 公司已进行样品验证, 并关注 HBM4E 16 层堆叠阶段的应用可能。不过, 相关产品能否顺利商业化, 仍取决于市场接受度、投资成本和制造成熟度。
💡 核心信息: 不只 HBM,3D NAND 也在借力
混合键合的热度并不局限于 HBM。3D NAND 在堆叠层数不断提升后 , 同样面临边际收益递减和架构迭代压力。通过新的集成方式, 混合键合有望为更高层数 NAND 提供延展空间。
- HBM 方向: 重点解决高堆叠下的互连密度、功耗与散热问题。
- 3D NAND 方向: 为 400 层、500 层甚至更高层产品提供持续升级路径。
- 制造方式: 主要包括晶粒对晶圆 D2W、晶圆对晶圆 W2W 两类路线, 应用场景和成本优势不同。
材料显示, 三星计划建设新一代 V -NAND 产线 , 并已与长江存储达成 3D NAND 混合键合技术相关专利许可合作。长江存储较早将类似技术用于 3D NAND 制造, 并以“晶栈 Xtacking”命名, 形成了相关专利布局。
📊 看点: 代工与设备龙头也在抢位
在晶圆代工侧, 台积电 SoIC 技术已采用混合键合 , 用于包括 AMD 3D V-Cache、Instinct MI300 系列相关产品在内的特定应用。台积电路线图显示, 其 SoIC 互连间距将继续缩小, 并计划在 2029 年推进 A14-on-A14 SoIC 量产。
英特尔也较早发布混合键合技术, 并在学术会议中展示了 3 微米及以下间距芯片 - 晶圆混合键合研究成果 。设备侧, 市场关注 ASML 是否会将其晶圆台和对准能力延展至 W2W 混合键合设备方向, 但相关信息仍以专利和会议解读为主, 尚需观察实际产品化进展。
🚀 结论: 先进封装竞争进入“连接密度”阶段
围绕“存储、代工、设备龙头, 集体杀入混合键合”，这一部分可从背景、现状与影响三个角度理解其关键信息。结合已公开内容来看，核心结论是趋势已较为明确，但细节仍需结合后续进展持续观察。
